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    公开号:WO1987001479A1
    申请号:PCT/JP1986/000450
    申请日:1986-09-04
    公开日:1987-03-12
    发明作者:Tatsuro Yoshimura
    申请人:Fujitsu Limited；
    IPC主号:G06F1-00
    专利说明:
    [0001] 明 細 書 ク ロ ッ ク 位相調整方式 技術分野
    [0002] 本発明は位相調整方式、 特に情報処理システムにおけるク π ック信号の位相調整方式に関する。
    [0003] 背景技術
    [0004] 一般に、 情報処理システム、 例えば、 中央処理装置 （以下， C P Uと云う） における演算処理、 情報保持等の主機能は、 通常半導体素子による論理回路により達成される。
    [0005] この論理回路は、. オア Zノ アゲー トのよう な組み合わせ回 路と、 更に複数の組み合わせ回路による レジスタ、 ラ ッチ、 フ リ ップフロ ッフ' （以下、 F F と云う） のよう な順序回路と を多数相互に組み合わせて実現している。
    [0006] 上記組み合わせ回路は、 入力信号の印加に従い、 各構成素 子における動作遅延時間の遅れのみで出力信号が得られるが 順序回路は入力データ印加後、 別途ク 口 ッ ク信号によって、 該入力データのセ ン トを行った後、 出力信号が得られる。 通常の C P U等においては、 クロ ッ ク信号を一定周期とす る同期方式が常用されている こ とは周知の通りである。
    [0007] 近年、 情報処理システムの普及と、 発達に伴い、 小型で、 低コス トの品の需要が増大する一方、 C P U等における処理 能力の向上が期待され、 より高速で、 且つ大型化が必要とす る分野も存在するようになつてきた。
    [0008] 従来より、 情報処理システムの高速 · 大型化はシステム設 計の改良と共に、 半導体素子の高速化、 及び集積化技術、 即 ち、 高集積回路 （ L S I ) の実現に負う所が大きい。
    [0009] 高集積回路 （ L S I ) は高密度実装を低コス トで提供する 一方、 上記論理回路の動作特性における均一化、 並びに高信 頼性化を実現してきた。
    [0010] 然し、 該高速 · 大型化システムは、 極めて多量の半導体素 子による、 前述の組み合わせ回路により構成する為、 論理回 路における動作特性、 特に動作時間の僅かなバラツキの多数 構成による集積が、 例えば、 C P U等において、 クロ ック信 号のタイ ミ ングの余裕度に微妙な影響を及ぼす場合がある。 又、 情報処理システムの高速化は、 実配線長による遅延時 間が無視できない領域に達しているので、 その論理回路にお けるク ロ ック信号は、 所定の遅延時間を有する複数のク口 ッ ク信号を、 所謂位柑調整回路を介して分配しているのが現状 である。
    [0011] この場合、 該遅延クロ ックを分配する論理回路においては、 それぞれの論理回路に固有のクロ ック遅延を必要とするので、 上記位相調整回路においては、 該分配対象の論理回路に応じ て、 任意の遅延を有するクロ ック信号を効率良く供給できる ことが要求される。
    [0012] しかし従来の位相調整回路が共存する高集積回路 （以下、 L S I と云う） においては、 内蔵するゲー ト数に制約がある とともに印刷配線板における外部引き出し端子数にも制約が あり、 こ の点からは、 上記位相調整回路の端子数 n は抑制し て少な く したいので、 L S I との共存においては矛盾する問 題点を有している。
    [0013] 又、 実装面からも該 L S I を搭載する印刷配線板等の高密 度実装においては、 選択端子における接続変更作業等は、 で きれば皆無とする方が信頼性の点から望ま しい。
    [0014] 即ち、 ①接続変更をシ ョ ー トサーキ ッ 卜のようなもので実 現しよう とする と、 シ ョ ー ト サ ーキ ッ ト の実装スペースを余 分に必要と し、 実装効率が悪く なる。 ②接^変更を布線の張 り替えで行おう とする と、 その作業効率が悪く なる。 ③ショ 一 トサーキ .ン トゃ、 布谅の張り替えは、 何れの場合でも接続 端子の信頼性が問題となる。 発明の開示 ：；
    [0015] 本発明：よ上 ¾従来の欠点に鑑み、 位相調整上から位相調整 回路に期待される [ Ρ の淤小化、 η の増大に制 ¾を加える こ とな く 、 し S I に効率良く 共存させる為、 通常 L S I 等の ¾ 理回路における故障位置の指摘を容易にする機能と して良く 知られている スキ ャ ンィ ンァ ゥ ト手段を利用し、 位相調整の 為の外部引き出し端子数を最小限に抑え、 位相調整の為の端 子選択作業も合理的に実施でき る位相調整方式を提供するこ とを目的とする ものである。
    [0016] 本発明によれば、 ク ロ ッ ク信号に対する位相調整に際して 粗調整に相当する mステ ツ ブの選択調整端子の選択は、 第 1 の遅延手段により n ビツ トの選択信号を m = 2 n の形で、 n 個のスキャ ンィ ンァゥ ト回路にスキャ ンィ ンしてラ ッ 'チせし めることにより得られるよう にし、 1 ステップ以内の微調整 については、 1 / 2 P ステップの選択を第 2 の遅延手段により - P ビッ トを p個のスキャ ンィ ンァゥ ト レジスタにラ ッチせし める こ とにより得られるよう にし、 その結果として、 入力さ れたク ロ ック信号に対して、 0 〜 （m— 1/ 2 P ) の遅延調整 範囲において、 1 / 2 p ステ ップによる任意の遅延ク ロ ッ ク信 号が得られる。
    [0017] 又、 位相調整の為に選択デ一タをスキ ャ ンイ ンするのに、 論理回路に対するスキ ャ ンィ ンノァゥ ト手段と共用化すれば 位相調整の為の該選択デ一夕を印加する為の端子を特に設け る必要がな く 、 L S I における論理回路との共存性に優れた 位相調整回路が得られる。
    [0018] 又、 位相調整の為に、 上記第 1 、 第 2 の遅延手段に印加す る選択データを、 例えば、 ファ ームウェア等により実現する と、 高密度実装の中で、 配線変更等を伴う こ とのない信頼性 の高いク ロ ッ ク位相調整方式が実現する。 図面の簡単な説明
    [0019] 第 1 A図および第 1 B図は従来のク π ッ ク位相調整方式の 一例を示した図、
    [0020] 第 2 A図および第 2 B図は本発明にか 、 る方式の 2実施例 をブロ ック図で示した図、
    [0021] 第 3 A図、 第 3 B図および第 3 C図は第 2 A図、 第 2 B図 における第 1 の遅延部、 第 2 の遅延部の 2 , 3 の構成例を示 した図、 ' 第 4 A図および第 4 B図は本発明にか 、 る方式の他の 2実 施例をプロ フ ク図で示した図である。 発明を実施するための最良の形態
    [0022] 第 1 A図および第 1 B図は、 従来の位相調整方式の一例を 示した図である。
    [0023] 第 1 A図は受動素子の誘導線路 （ L ) 、 並びに容量 （ C ) による位相調整回路の例、 第 1 B図はオアノノ アゲー トによ る位相調整回路の例である。
    [0024] 第 1 A図の位相調整回路 10 a 〜 10 hは、 集中、 又は分布定 数による し、 及ひ' Cの各単位区間の ^遅延時間を、 調整端 子 llaa〜ilan , … ， llha〜llhnにより選択して、 入力される 基準ク コ ッ ク信 ^ * CLK0に対して、 それぞれ定められた遅延 時間を有する CI,Ka〜CLKhを送出する。 こ こで、 CLKO ^ CLKaで め
    [0025] 第 1, B図の 1'ί相調整回-路 20 a 〜 20 h は、 複数のオア /ノ ア ゲ— トによる ^遅延時間を、 調整端子 21aa〜2Unにより選 択する。
    [0026] 何れの位相調整回路によっても、 論理的には機能するが、 通常 L S 〖 に内蔵する場合には、 論理回路に共通のオア /ノ ァゲー トを利用できて、 実現の容易な後者の位相調整回路 20 a 〜20 hが利用されるこ とが多い。
    [0027] 然し、 後者の回路 20 a 〜20 hによっても、 位相調整の為に は、 ゲー ト 当たり の遅延時間 t p による ピッチは、 使用ゲ一 トの遅延時間に制約され、 できるだけ小さ く、 調整時間範囲 Tは、 できるだけ大きい方が利用し易いので、
    [0028] T = t ρ · n
    [0029] から、 調整端子数 nも又、 大とすることが必要となる。
    [0030] 以下本発明の実施例を図面によって詳述する。 第 2 A図お よび第 2 B図は、 本発明の実施例をプロ ック図で示した図で あり、 第 2 A図は位相調整において、 入力する基本グロ ック 信号 * C L K 0に与える遅延時間の設定に対する選択データの入 力手段を、 ア ドレス方式 （並列方式） によるスキャ ンイ ンに よって実現する例であり、 第 2 B図は該選択データの入力手 段をシフ ト レジスタ方式 （直列方式） のスキャ ンィ ンによつ て実現する例を示したものである。 尚、 全図を通して、 同じ 符号は同じ対象物を示している。
    [0031] 第 2 A図、 第 2 B図の 0 , 0 a は、 論理回路により構成さ れる情報処理装置、 或いはその下位機能ブロ ッ クの中間実装 体、 例えば、 印刷配線板組み立て、 又は、 前述の L S I (以 下、 装置と云う） である。 - 又、 上記直列、 並列方式によるスキャ ンイ ン動作は、 従来 の装置 0 , 0 a におけるスキャ ンィ ンノアゥ ト機能に対して、 少数のスキャ ンイ ンァゥ ト ラ ツチ回路 3 a 〜 3 d , 3 a a〜
    [0032] 3 a dを追加し、 該スキャ ンィ ンノアゥ ト機能をその儘利用す るものとする。
    [0033] 第 3 A図、 第 3 B図および第 3 C図は、 第 2 A図および第 2 B図における第 1 の遅延部 1、 及び縦繞する第 2 の遅延部 2の構成例を示した図である。 又、 第 4 A図および第 4 B図は本発明の他の実施例'をブ π ック図で示した図である。
    [0034] 先ず、 第 3 A図において、 第 1 の遅延部 1 の * CLK0端子に 入力されるク ロ ッ ク信号を、 縦続する m - 1 個のオアノノ ア ゲー ト 1 1 に入力し、 それぞれの入出力信号を m個、 こ こで は、 8 個のノ アゲー ト 1 2 に印加し、 n ビッ トによる位相調 整信号、 ここでは、 3 ビッ トの PS 0 〜 PS 2 を入力するデコ ー ダ 1 3 において展開された選択信号 2 3 = 8個の出力信号の 内、 何れかの 1 出力に ' 0 ' を送出せしめる こ とにより、 ノ ァゲー ト 1 2 においてノ アゲー ト列 1 1 における遅延信号を 選択し、 ノ アゲ一 ト 1 4 に送出せしめるよう に動作する。
    [0035] この時、 第 2 の遅延部 2 と、 共通に ί吏用するノ アゲー ト . 1 4、 及び、 第 2 の遅延部 2 のノ アゲ— ト 1 5 は、 第 2 の遅 延部 2 に印加される他の ρ ビッ トによる位相調整 i 号、 こ こ では、 1 ビ ノ ト による PS10が ' 0 ' に保持されているので、 h記 PS 0 〜 PS 2 によ って 11沢された、 * CLK0の 8 ス フ— - ッ プに 遅延されたク ロ ッ ク信号 （ * CLK0〜 * CLK7) の内の何れかを、 その儘外部に送出するよう に機能する。
    [0036] この時点において、 上記第 2 の遅延部 2 に対する、 上記選 択信号 PS10が ' L ' と して入力される と、 ノ アゲー ト 1 6 を 介して、 先の * CLK0〜 * CLK7を出力するノ アゲー ト 1 4 、 及 び 1 5 における内部接^素子、 例えば、 ェ ミ ッ タ結合論理回 路 （ E C し） のェ ミ ッ タホロ ヮを形成する出力 ト ラ ンジスタ のベースと並列接続する別のェ ミ ッタホロワ出力端子に、 例 えば、 数 p Fのコ ンデンサ C O を挿入する こ とによって形成 される遅延手段によつて、 第 1 の遅延部 1 からのステップ運 延信号 * CLK0〜 * CLK7に、 例えば、 更に 0. 5 ステップの遅延 時間を挿入することができる。
    [0037] この場合の、 該 0. 5 ステップの遅延動作の詳細は、 本願出 願者が別途出願した特願昭 ·59 - 158208 「位相可変回路」 に詳 し く 開示されているので、 ここでは省略するが、 上記第 1 の 遅延部 1 と、 第 2 の遅延部 2 による位相調整は、 PS O 〜PS 2、 及び PS10の 4 ビッ トにより、 例えば、 第 1 の遅延部 1 のノ ア ゲー ト 1 1 の 1 個当たりの遅延時間を t s とした時、 最小 0 より最大 （m — 1/ 2 p ) x t s とする範囲において、 1/ 2 p ステツプ毎に設定される選択ク 口 ック信号（CLK1)が得られる。 上記においては、 第 2 の遅延部 2 の選択信号数 P を 1 とし て説明したが、. 複数個に及ぶ場合は、 第 3 B図により説明さ れる。
    [0038] 第 3 B図は第 3 A図に対して、 選択信号 PS11、 及びそれに 対応したノ アゲ— ト 1 7 が追加され、 且つノ アゲー ト 14 , 15 には、 出力がそれぞれ 1 つ追加され、 その先には、 ノ アゲー ト 1 7 の出力と共通に接铙される容量 C 0 ' が付いている。 この容量 C O ' は、 前述の容量 C O と同様の働きをするが、 唯可変ステ ップの幅が 0.25ステ ップとなるように容量値が変 えられている。
    [0039] これらの PS10と PS11とにより、 第 2 の遅延部 2 では 0 〜 0.75ステップの間を、 0.25ステップ間隔で設定することがで きる。
    [0040] 又、 第 2 の遅延部 2 の回路として、 前述の回路以外にも、 第 3 C図のよう な回路を用い得ることができることは、 当該 分野に従事している者には簡単に推測できる。
    [0041] 図中、 C 1 〜 C 4 は、 L S I 内の配線パター ン等によって 実現される寄生容量であり、 この容量の値 （具体的には、 配 線パター ンの長さ） を、 それぞれ異なる値にしておき、 ノ ア ゲー ト 1 8 の信号伝搬遅延時間 （ノ アゲー ト 1 8 の入力から ノ アゲー ト 1 9 の入力迄） がそれぞれ 0.25ステ ップ宛異なる 様にする こ とにより、 前述の第 3 B図の回路と同等の働きを させることができる。
    [0042] 第 2 A図による並列方式では、 位相調整の為の選択信号の 設定は、 先ず、 セ フ ト信号 （ S E T) により、 装置 0 におけ る ァ ド レス型スキ ャ ンィ ンァ ゥ ト ラ ツ チ回路 3 a 〜 3 dを舍 む全ラ ッチを、 セ ッ ト状態 （例えば、 ' 1 ' )にク リ アし、 次 に該ラ ッ チ 3 a 〜 3 d の内、 その内容を反転（' 1 ' ' 0 ') させたいラ ッチについて、 逐一そのラ ッチに固有のスキ ャ ン ア ド レス （Sada〜Sadd) が選沢されるように、 スキ ャ ンア ド レス信号 （ S A D ) をデコ ーダ 4 に印加すると共に、 スキ ヤ ン イ ンデータ （ S I ) を入力する。
    [0043] それによつて、 所望のラ ッチ内容を ' 1 ' から ' 0 ' に反- 転させるこ とができ、 最終的にラ ッチ 3 a 〜 3 d に任意の選 択信号を設定することができる。
    [0044] 尚、 上記セ ッ ト信号 （ S E T) は個々のスキ ャ ンイ ンァゥ ト ラ ツチの都合により、 リ セ ッ ト信号 （該ラ ッチの内容を ' 01 にク リ アする） に代えても良く 、 この場合のスキ ャ ン イ ン回路は、 該ラ ッチの内容を ' 0 ' から ' 1 ' に反転させ るようになっている事は云う迄もない。
    [0045] スキ ャ ンアウ ト信号 （s o) は、 スキ ャ ンアウ ト動作時に おいて、 全ラ ッチ回路 3 a 〜 3 rから逐一デコーダ 4のスキ ヤ ンア ド レス Sada〜Sadrを、 対応する端子に入力してスキ ヤ ンアウ ト出力 Soa〜Sor からの信号を ド ッ トオアにより集め て送出するものである。 ' 尚、 ラ ッチ回路 3 a 〜 3 rが、 T T L回路のように ド ッ ト オアが不可能な場合には、 オアゲ— トを介して上記 S Oを出 力する ものとする。
    [0046] 第 2 A図に示す並列方式のスキ ャ ンィ ンによる位相調整回 路でば、 以上のように構成されているので、 図示していない- 装置 0 の制御部は、 例えば、 装置 0 の初期設定に際して、 セ ッ ト信号 （ S E T ) を全ラ ッチ回路 3 a 〜 3 r に印加した後、 スキ ャ ンア ド レス信号 （ S A D ) と共に、 スキ ャ ンイ ン信号 ( S I ) を逐一入力して、 ラ ッチ回路 3 a 〜 3 r に任意の選 択データを設定し、 第 1 の遅延部 1 、 及び第 2 の遅延部 2 に より、 該選択デ—タに対応する遅延時間を選択せしめて、 *CLK0に対して 0 〜 （m— 1/ 2 P ) の範囲によ り 、 1/ 2 p ス テップの何れかの遅延時間を有する CLK1をバッ フ ァ機能のォ ァゲー ト 5 を介して、 該装置 0 の他のラ ッ チ回路 3 e 〜 3 r の * CLKe〜 * CLKr入力端子に送出する。
    [0047] このようにすれば、 上記 CLK1を選択設定する為の、 上記 SET, SI, SADは装置 0 の従来におけるスキ ャ ンィ ンノァゥ ト機 能をその儘流用できるので、 該装置 0 における入出力端子の 増加は、 従来の S A Dが 3 ビ ッ ト以上であれば、 スキ ャ ンァ ドレス Sada〜Saddの 4個の増加に対応して、 該 S A Dは最大 1 ビッ 卜の追加に収められ、 装置、 又は L S I レベルにおけ る入出力端子数が大幅に増加することもな く 、 装置、 L S I 等との共存性に優れ、 且つ外部からの選択信号によって、 ク α ック信号 *CLK0に対する遅延時間を任意に設定する操作性 の良いク ロ ッ ク位相調整回路を実現する こ とができ る。
    [0048] 尚、 第 i の遅延部 1 、 第 2 の遅延部 2 に印加する選択信号 を保持する ラ ッチ回路 3 a 〜 3 dを、 他の例えば制御部より 保持送出せしめても同様に実現することは勿論である。
    [0049] 次に、 並列方式のスキ ャ ンィ ンに対応する直列方式のスキ ヤ ンィ ンによ って実現する変形実施例のク ロ ッ ク位相調整回 路について、 第 2 B図に従って説明する。
    [0050] 第 2 B図のスキ ャ ンィ'ン信号 （ S I a ) 、 及びスキ ャ ンァ ゥ ト信号 （ S 0 a ) は、 図示されていない外部の制御部に内 蔵、 又は支配下にある他のシフ ト レジスタ と、 図示のシフ ト 型スキ ャ ンィ ンァ ゥ ト ラ ツ チ回路 3 aa〜 3 a rと直列に環状接 铙されてスキ ャ ンチヱイ ンを形成し、 該シフ ト レジスタ も、 別途該制御部の支配下にあるスキ ャ ンク ロ ッ ク発生部より送 出されるスキ ャ ンク ロ ッ ク信号 （ S C K ) を、 上記スキ ャ ン ィ ンァ ゥ ト ラ ツチ回路 3 aa〜 3 arと同様に印加するこ とによ り、 該 S C Kの 1 ク ロ ッ ク毎に、 上記 S I a データが 1 歩進 され、 スキ ャ ンイ ンア ウ ト ラ ッ チ回路 3 aa〜 3 arの r個と、 上記シフ ト レジスタ の段数 （例えば、 s段） の和 （ r + s ) のスキ ャ ンク ロ ッ ク （ S C K ) によ り 、 上記 S l a データが 当該スキ ャ ンチヱイ ンを一巡するように作動する。 従って、 該シフ ト レジスタ上に、 制御部により設定'された データは、 該スキ ャ ンク ロ ック （ S C K ) の印加制御に伴い 移動して、 当該スキャ ンチヱ イ ン上の任意のスキ ャ ンイ ンァ ゥ ト ラ ツチ回路 3 aa〜 3 ar、 又は上記シフ ト レジスタに設定 するこ とができる。
    [0051] 即ち、 上記外部制御部は第 1 の遅延部 1 と、 第 2 の遅延部 2 に前述の実施例と同様の PS 0 〜 PS 2 , PS10に対応する信号 を、 スキ ャ ンィ ンァ ゥ ト ラ ツ チ回路 3 aa〜 3 adに、 上記 I a として設定し、 位相調整の為の選択データを入力する こと により、 第 1 の遅延部 1 、 第 2 の遅延部 2 において、 該選択 データに対応する遅延時間を選択せしめ、 前述の並列方式と 同様に、 * CLK0を 0 - ( m - 1/ 2 F ) の範囲において、 1/ 2 ： ステップによる任意の遅延時間を有する CLK1を、 バッ ファ機 能のオアゲー ト 5 を介して、 装置内 0 a の他のスキ ャ ンィ ン ァゥ ト ラ ツチ回路 3 a £ 〜 3 arの * CLKa 〜 * CLKar入力端子 に送出するク 口 >■ ク位相調整回路が得られる。
    [0052] 尚、 スキ ャ ンィ ンノアゥ ト中は、 論理勤作の為に使用する システムク 口 ッ ク CLK 1は不要であり、 逆に CLK 1を使用する論 理動作中はスキ ャ ンィ ン /ァゥ ト勤作を実行する こ とはない ので、 該 Cし K1の位相調整状態は変動することはない。
    [0053] 然し、 スキ ャ ンィ ン アゥ ト と、 論理勣作とを交互に操り 返す時は、 CL1Uの為の選択データは、 その都度、 一定値をス キ ャ ンィ ン動作により設定する必要がある。
    [0054] こ う して、 一旦設定したスキ ャ ンィ ンァ ゥ ト ラ ツ チ回路 3 aa〜 3 adのデータを、 その後に実行するスキ ャ ンィ ンノア ゥ トに繞く論理動作と交互繰り返しを実行する場合、 上記ラ ッチ回路 3 aa〜 3 adを別の制御信号によってスキャ ンチヱイ ンに揷入、 又は迂回と、 スキ ャ ンク ロ ッ ク （ S C K ) の印加 ノ停止保持とを連動するよう操作すれば、 ク ロ ック位相調整 時のみ、 該ラ ツチ回路 3 aa〜 3 adをスキ ャ ンチヱイ ンに揷入 して、 スキ ャ ンイ ン信号 （ S I a ) による選択データを設定 し、 その後は、 スキ ャ ンチヱイ ンより離脱せしめ、 該選択デ ータを固定的に保持する こともできる。
    [0055] 次に、 第 4 A図および第 4 B図によって、 本発明の他の実 施例について説明する。
    [0056] 前例では、 スキ ャ ンイ ン信号 （ S I 、 又は S I a ) と して 入力する選択デ―タは、 例えば、 外部の制御部に所属する記 憶部に、 制御プログラムと共に蓄積する制御データの一部に 保持するフ ァ ームゥ ヱァデータのィ メ 一ジで取り扱つたが、 本実施例では、 各装置毎に特有のク ロ ッ ク位相調整の為の選 沢データを、 当該装置、 こ こ では、 装置 0 b , 0 c の内部に 有する別の記憶部 （以下、 MEM 6b, cと云う） に蓄積せしめて、 該外部制御部が、 例えば、 各装置に対する初期設定に際して、 装置別の選択データを意識することな く 、 各装置 0 b , 0 c 毎の ^IE 6b, cに、 予め設定した選択データを、 スキ ャ ンァゥ トデータ （ S 〇、 又は S O a ) として、 一旦送出せしめ、 そ の後は該スキ ャ ンア ウ トデータ （SO , SOa)を定形的な手順の みで、 スキ ャ ンイ ンデータ （Sl . SIa)と して使用するよう に するこ とにより、 第 2 A図および第 2 B図で説明した前述の 実施例と同様の操作を実行するク ロ ッ ク位相調整方式を提供 しょう とする ものである。 ' 本実施例における第 4 A図の並列方式のスキ ヤ ンィ ンノア ゥ ト、 並びに第 4 B図の直列方式によるスキャ ンィ ンノアゥ トによるク ロ ック位相調整方式においても、 図中の符号で、 前述の符号と共通のものは同一の対象物を示している。
    [0057] 第 4 A図の並列方式は、 対応する第 2 A図による装置 0 の 構成に、 ME 6bが付加された点が異なる。
    [0058] この MEM 6bにおけるア ド レス A 0 〜 A ηは、 デコーダ 4 b に印加するスキ ャ ンァ ドレス信号 （ S A D ) 中の一部を利用 するが、 スキ ャ ンイ ンァゥ ト ラ ツ チ回路 3 a 〜 3 r のァ ド レ スに重複しないよう に割り 当ててお く ものとする。
    [0059] 必要ならば、 チ ッ プセ レク ト （ C S ) 信号作成回路を付加 しても良い。
    [0060] 又、 必要によ り！ 1E 6b専用のァ ドレス信号を用いても良い。 本実施例では、 第 2 A図のラ ッチ回路 3 a 〜 3 d に設定す る第 1 の遅延部 1 、 第 2 の遅延部 2 の選沢データを、 E 6b をア ク セス して、 そのデータ出力端子 （ D O ) より送出せし め、 図示省略した外部の制御部にスキャ ンァゥ ト i—i—号 （ S 〇） として読み出し、 その後、 該外部の制御部が、 第 2 A図によ る実施例と同様に、 上記 S 0による読み出しデータを上記
    [0061] S I と して入力し、 第 1 の遅延部 1 、 第 2 の遅延部 2 に印加 する * CLK0に、 該 S I による選択データに従う遅延時間を選 択して CLK1を送出するク ロ ッ ク位相調整方式が得られる。
    [0062] 尚、 MEM 6bに蓄積せしめる選択データは、 予め MSM 6bに対 する ライ ト イ ネーブル （W e ) 、 データ入力 （ D i ) 、 及び ア ド レス （ A 0〜A n ) に必要な信号を、 上記外部の制御部 が送出印加して記憶せしめてお く ものとする。
    [0063] 次に、 第 4 B図の直列方式は、 対応する第 2 B図による装 置 0 の構成に、 ME 6cが付加された点が異なる。
    [0064] 該 MEM 6cへの選択デ一タの記憶動作は、 第 2 B図と同様に 構成されたスキ ャ ンチエイ ンにおける ラ ツチ回路 3 aeをデー タ入力 （ D i ) に割り 当て、 ラ ッチ回路 3 af〜 3 a jをァ ドレ ス （ A 0〜A n ) に割り 当て、 ラ ッチ回路 3 akをデータ出力 ( D O ) に割り 当てる。
    [0065] 図示されていない前述の外部の制御部は、 予め、 選択デー タをスキ ャ ンイ ンデー タ （ S l a ) と して、 スキ ャ ンク ロ ッ ク （ S C K ) を印加しつつスキ ャ ンイ ンを実行し、 ラ ッ チ回 路 3 aeを介して、 当該 E 6cのデータ入力 （ D i ) に、 ラ フ チ回路 3 af〜 3 ajを介して、 当該 6cのア ド レス （ A 0〜 A n ) に印加する と共に、 ライ ト イ ネーブル （ W e ) を印加 して、 ヒ記選択データを 6cに記憶せしめてお く 。
    [0066] ME. 6cに記憶した ¾選択データ は、 ク ロ ッ ク位相調整に際 して、 該制御部が上記 E 6cに対して、 上 ¾ラ ィ ト イ ネーブ ルをデイ ス イ ネ一ブル （即ち、 読み出しモ ー ド） と して、 ス キ ャ ンク ロ ッ ク （ S C K ) を逐一印加してシフ ト勣作を実行 する こ とにより 、 ラ ッ チ回路 3 a f〜 3 a jを介したァ ド レス
    [0067] ( A 0〜A n ) に従う読み出し信号 （ D O ) による選択デー タをラ ッチ回路 3 akに設定せしめ、 スキャ ンアウ ト信号 ( S O a ) と して読み出すこ とができる。
    [0068] こ の時、 上記 EM 6cの読み出し信号 （ D O ) をラ ッ チ 3 ak に取り込む為、 CLK1信号を必要とするが、 この時の CLK1信号 は位相を調整されていな く てもかまわない。
    [0069] 該選択データを、 図示していない外部の制御部を介して、 シフ ト動作により、 スキャ ンイ ンデータ （ S l a ) と してラ ツチ回路 3 aa〜 3 adに設定し、 PS 0 〜PS 2 , PS10として、 第 ' 1 の遅延部 1 、 第 2 の遅延部 2 に入力すれば、 MEM 6cに予め 記憶されている選択データに従って、 * CLK0に遅延を施した CLK1を送出するク ロ ッ ク位相遅延方式が得られる。
    [0070] 本実施例においても、 ラ ッチ回路 3 aa〜 3 ad、 及び 3 ae〜 3 a こついては、 選択データに関するスキャ ンィ ンノアゥ ト を操作する時だけ有効とし、 MEM 6cからの選択データ読み出 し、 並びに第 1 の遅延部 1 、 第 2 の遅延部 2 への設定以外は スキヤ ンチヱイ ンより離脱せしめて、， 該ラ ツチ回路 3 aa〜 3 adにおける選択データを固定的に保持するようにしても良 い。
    [0071] 以 ヒの説明では、 * CLK0より位相調整したク ロ ック信号 CLK 1を得るのに、 1 系統により説明したが、 勿論必要により、 位相を異にする他の位相調整を施したク ロ ッ ク信号を得る為、 従来における第 1 B図のように複数の手段を設けて同様に実 現しても良いこ とは云う迄もない。
    [0072] 以上、 詳細に説明したように、 本発明のク 口 ッ ク位相調整 方式は、 スキャ ンィ ン /ァゥ ト手段を備えた論理回路におい て、 該スキャ ンィ ンノアゥ ト手段に n + p個の特定のスキヤ ンィ ンァゥ ト ラ ツチ回路を設けると共に、 該 n ビッ トの選択 信号に従い、 入力ク ロ ックを最大 m = 2 n ステ ップの遅延ク ロ ッ ク信号として選択出力する第 1 の遅延手段と、 該 P ビッ トの選択信号に従い、 入力ク ロ ッ ク信号を上記第 1 の遅延手 段による最小ステップ幅の更に最小 1/ 2 p ステップの遅延ク ロ ッ ク信号として選択出力する第 2 の遅延手段とを縦続接続 することにより、 上記 n + p個のスキャ ンイ ンァゥ ト ラ ツチ 回路に、 任意の遅延ク π 'ン ク信号を得る為の選択データを設 定するだけで、 入力ク ロ ッ ク信号に対して、 任意の 1/ 2 p ス テ ツプによる遅延ク 口 ッ ク信号を送出せしめるよう.にしたも のであるので、 従来のク ロ ッ ク位相調整手段に比較して、 外 部引き出し端子数を最小限に抑止し、 L S I との共存性に優 れ、 且つ位相調整手段としては接続変更作業等を伴う こ とな く 、 外部より の制御手段によって、 任意の遅延時間をきめ細 かく選択設定できる ク ロ ッ ク位相調整方式が得られる効果力く ある。
    权利要求:
    Claims請 求 の 範 囲
    1. 与えられた遅延時間選択信号に従い、 入力ク ロ ッ ク信 号を選択された時間だけ遅延せしめて遅延ク ロ ッ ク信号とし て出力する遅延手段と、
    前記遅延手段に前記遅延時間選択信号を与えるスキ ャ ンィ ンアウ ト ラ ッチ回路 （ 3 a 〜 3 d ) とを備え、
    スキ ャ ンィ ン動作に際して前記スキ ャ ンィ ンァ ゥ ト ラ ツ チ 回路 （ 3 a 〜 3 d ) に前記遅延時間選択信号に対応する選択 データを設定せしめ、
    前記遅延手段から、 選択された遅延時間を有する遅延ク ロ ッ ク信号を送出せしめるよう にしたこ とを特徴とするク.ロ ッ ク位相調整方式。
    2. 前記遅延手段は粗調整用の第 1 の遅延手段 （ 1 ) と微 調整用の第 2 の遅延手段を^镜接. して構成したこ とを特徴 とする請求の範囲第 1 項記載のク ロ ッ ク位相調整方式。
    3. -前記第 1 の遅延手段 （ i ) は n ビ ノ ト の選択信号に従 つて入力信号を最大 m = 2 n ステ ッ プの遅延ク 口 ッ ク信号と して選択出力し、 前記第 2 の遅延手段 （ 2 ) は p ビッ トの選 択信号に従って入力ク ロ ッ ク信号を前記第 1 の遅延手段によ る最小ステップ幅のさ らに最小 1 / 2 p ステップの遅延ク 口 ッ ク信号として選択出力するこ とを特徴とする請求の範囲第 2 項記載のク ロ ッ ク位相調整方式。
    4. 前記スキ ャ ンィ ンァ ゥ ト ラ ツ チ回路は少く とも前記第 1 および第 2 の遅延手段に対応する n + p個備えられる こ と を特徴とする請求の範囲第 3項記載のク 口 ク位相調整方式。
    5. 上記 n + p個のスキ ャ ンィ ンァゥ ト ラ ツチ回路 （ 3 a 〜 3 d ) 以外のスキ ャ ンィ ンァ ゥ ト ラ ツチ回路を介して入力 するア ド レス信号、 又は別途入力するア ド レス信号に従い、 上記第 1 、 第 2 の遅延手段への選択データを入出力する記憶 手段 （ 6 b , 6 c ) を具備し、
    該論理回路におけるスキ ャ ンィ ン動作に際し、 上記記憶手 段 （ 6 b , 6 c ) へのア ド レス信号により出力せしめて得ら れる上記選択データを、 上記 n + p個のスキ ャ ンィ ンァ ゥ ト ラ ッチ回路に設定し、 上記第 1 、 第 2 の遅延手段によって、 任意の 1/ 2 p ステ ッ プによる遅延ク ロ ッ ク信号を送出せしめ るよう にしたこ とを特徴とする特許請求の範囲第 1 項に記載 のク ロ ッ ク位相調整方式。
    6. スキ ャ ンイ ン/アウ ト手段を備えた論理回路にあって、 η ビ ッ ト の選択信号に従い、 入力ク ロ ッ ク信号を最大 m = 2 n ステ ッ プの遅延ク ロ ッ ク信号と して選択出力する第 1 の遅延 手段 （ 1 ) と、'
    P ビ ッ ト の選択信号に従い、 入力ク ロ ッ ク信号を上記第 1 の遅延手段 （ 1 ) による最小ステ ッ プ幅の更に最小 1/ 2 p ス チ ッ プの遅延ク ロ ッ ク信号として選択出力する第 2 の遅延手 段 （ 2 ) を縦続接続すると共に、
    上記第 1 、 第 2 の遅延手段に対応する n + p ·個のスキ ャ ン ィ ンァゥ ト ラ ツチ回路 （ 3 a 〜 3 d ) とを備え、
    上記論理回路におけるスキ ャ ンイ ン動作に際して、 II + p 個のスキ ャ ンイ ンアウ ト ラ ッチ回路 （ 3 a 〜 3 d ) に、 上記 選択信号に対応する選択データを設定せしめ、
    該縦繞した第 1 、 第 2 の遅延手段から、 任意の 1 / 2 p ステ ップによる遅延ク 口 ッ ク信号を送出せしめるよう にしたこと を特徴とするク ロ ッ ク位相調整方式。
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    同族专利:
    公开号 | 公开日
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    DE3688462T2|1993-08-26|
    BR8606853A|1987-11-03|
    DE3688462D1|1993-06-24|
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    AU6287986A|1987-03-24|
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    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    1987-03-12| AK| Designated states|Kind code of ref document: A1 Designated state(s): AU BR KR US |
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    1987-04-29| WWE| Wipo information: entry into national phase|Ref document number: 1986905405 Country of ref document: EP |
    1987-09-09| WWP| Wipo information: published in national office|Ref document number: 1986905405 Country of ref document: EP |
    1993-05-19| WWG| Wipo information: grant in national office|Ref document number: 1986905405 Country of ref document: EP |
    优先权:
    申请号 | 申请日 | 专利标题
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